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应用级联PLL哆嗦扫除器的有用性

宣布时间:2019年06月06日 14:06    宣布者:ningxueqin
  在浅易情形下,降低PLL带宽会增添VCO噪声。以是现实上须要平衡PLL的带宽,以减小VCO噪声和输入基准噪声的总效应。是以,关于应当在多年夜水平曲折降PLL带宽,必须凭证详细应用来决议。下面来看一下本文的简介。

  这反已往又提出了VCO选择的效果;应当应用外部VCO?或具有外部VCO的PLL?应用外部VCO使设计职员可以自在选择具有最好的规格和性能的器件。但这样的器件对板级噪声(如磁耦合和电源噪声)更敏感,而且还对分立式环路滤波器中的元器件发生的噪声更敏感。

  异常,集成了VCO的PLL能够具有对噪声敏感的外部环路滤波器元器件,招致准时不准确。是以也必须凭证详细情形来决议。

  可是,应用高品行的PLL可以很好地扫除高速时钟旌旗暗记的哆嗦。例如,安森美半导体的PureEdge™系列基于PLL的晶体振荡器模块适用于须要LVPECL/LVDS/CML时钟旌旗暗记、使命于2.5V或3.3V的应用。这些模块供应了0.4-0.5ps的尺度RMS相位哆嗦,是以适用于年夜多数电信、群集、盘算和存储应用。

  现实上,PureEdge器件普遍应用于实验或应用SONET/SDH、10Gb/s以太网、LAN、光纤通道、PCIe、DIMM、FPGA和SAS/SATA等手艺的装备。

  经由历程应用级联PLL哆嗦扫除器(衰减器)有能够完成更低的哆嗦水平。这类手艺是有用的,由于它使设计职员能够优化每个PLL的带宽。它使设计职员能够完成哆嗦为数百飞秒级其他准时电路

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