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Achronix推出突破性的FPGA系列产物,以面向高带宽数据加速应用的无邪性而将性能提升到全新高度

宣布时间:2019年05月23日 10:05    宣布者:eechina
要害词: Speedster7t , FPGA , Achronix , 人工智能 , 机械学习
Achronix半导体公司推出创新性的、全新的FPGA系列产物,以知足人工智能/机械学习(AI/ML)和高带宽数据加速应用日趋增添的需求。Achronix的Speedster 7t系列基于一种高度优化的全新架构,以其所具有的似乎ASIC一样的性能、可简化设计的FPGA无邪性和增强功效,从而远远超出传统的FPGA处置赏罚赏罚妄图。

Speedster7t FPGA系列产物是专为高带宽应用阻拦设计,具有一个革命性的全新二维片上彀络(2D NoC),和一个高密度全新机械学习处置赏罚赏罚器(MLP)模块阵列。经由历程将FPGA的可编程性与ASIC的布线结构和盘算引擎完善地联络在一起,Speedster7t系列产物创作缔造了一类全新的“FPGA +”手艺。

随着人工智能/机械学习的应用处景快速生长演进,新的处置赏罚赏罚妄图都要去应对在高性能、无邪和上市时间等方面的不合需求。凭证市场调研公司Semico Research的意料,人工智能应用中FPGA的市场规模将在未来4年内增添3倍,到达52亿美元。

“我们正处于智能化、自学习盘算的高增添阶段的早期,这类盘算将普遍影响我们日的常生涯。”Achronix Semiconductor总裁兼首席推行官Robert Blake体现:“Speedster7t是Achronix历史上最令人激动的宣布,代表了培植在四个架构代系的硬件和软件开发基础上的创新和沉淀,和与我们争先客户之间的亲近协作。Speedster7t是无邪的FPGA手艺与ASIC焦点效力的融合,从而供应了一个全新的‘FPGA+’芯片品类,它们可以将高性能手艺的极限年夜年夜提升。”

在开发Speedster7t系列FPGA的产物历程当中,Achronix的工程团队完全重新构想了所有FPGA架构,以平衡片上处置赏罚赏罚、互连和外部输入输入接口(I / O),以完成数据辘集型应用吞吐量的最年夜化,这些应用处景可见于那些基于边缘和基于服务器的AI / ML应用、群集处置赏罚赏罚和存储。

Speedster7t器件接纳了TSMC的7nm FinFET工艺制造,是专为吸收来自多个高速泉源的年夜量数据而设计,同时还须要将那些数据分发到可编程片上算法性和处置赏罚赏罚性单元中,然后以尽能够低的延迟来供应那些效果。Speedster7t系列产物网罗高带宽GDDR6接口、400G以太网端口和PCI Express Gen5等接口,所有这一切单元都相互毗连以供应ASIC级带宽,同时生涯FPGA的完全可编程性。

“Achronix全新的Speedster7t FPGA系列产物是创新性芯片架构完成迸发的一个卓越案例,创作缔造该架构的目的是直接面向AI应用处置赏罚赏罚年夜量的数据,” Semico Research公司ASIC和SoC首席市场剖析师Rich Wawrzyniak说道。“经由历程将数学函数、存储器和可编程性整合到其机械学习处置赏罚赏罚器中,再团结交错芯片、二维NoC结构,从而组成了扫除瓶颈和确保所有器件中数据自在运动的绝佳措施。在AI / ML应用中,内存带宽就是一切,Achronix的Speedster7t在这一领域供应了令人印象深刻的性能目的。”

为盘算性能阻拦了高度的优化

Speedster7t FPGA的焦点是其全新机械学习处置赏罚赏罚器(MLP)中年夜规模的可编程盘算单元平行阵列,它们可供应业界最高的、基于FPGA的盘算密度。MLP是高度可装备的、盘算辘集型的单元模块,可支持4到24位的整点名堂和高效的浮点形式,网罗对TensorFlow的16位名堂的支持,和可使每个MLP的盘算引擎加倍的增压块浮点名堂的直接支持。

MLP与嵌入式存储器模块慎密相邻,经由历程扫除传统设计中与FPGA布线相关的延迟,来确保以750 MHz的最高性能将数据传送到MLP。这类高密度盘算和高性能数据传输的联络使得处置赏罚赏罚器逻辑阵列能够供应基于FPGA的最高可用盘算才干以每秒万亿次运算数目为单元(TOPS,Tera-Operations Per Second)。

天下级的带宽

高性能盘算和机械学习系统的要害的地方是高片外存储器带宽,从而为多个数据流供应存储源懈弛冲。 Speedster7t器件是唯一支持GDDR6存储器的FPGA,该类存储器是具有最高带宽的外部存储器件。每个GDDR6存储控制器都能够支持512 Gbps的带宽,Speedster7t器件中有多达8个GDDR6控制器,可以支持4 Tbps的GDDR6累加带宽,而且以很小的资源便可供应与基于HBM的FPGA等效存储带宽。

“美光(Micron)乐于连袂Achronix去完玉成球第一个面向高带宽存储需求而直接加载了GDDR6的FPGA产物,”美光盘算与联网营业部营销副总裁Mal Humphrey。“像这样的创新的和可扩年夜的处置赏罚赏罚妄图将推感人工智能领域内的差异化,其中异构盘算可选妄图与高性能的存储是加速取得数据内在的必须部门。”

除这类特此外存储带宽,Speedster7t器件还网罗业界最高性能的接口端口,以支持极高带宽的数据流。Speedster7t器件具有多达72个业界最高性能的SerDes,可以到达1到112 Gbps的速率。尚有带有前向纠错(FEC)的硬件400G以太网MAC,支持4x 100G和8x 50G的装备,和每个控制器有8个或16个通道的硬件PCI Express Gen5控制器。

超高效力的数据移动

来自Speedster7t高速I / O和存储器端口的数万兆比特数据很容易吞没传统FPGA面向比特位的可编程互连逻辑阵列的路由容量,而Speedster7t架构网罗一个可横跨和垂直逾越FPGA逻辑阵列的创新性的、高带宽的二维片上彀络(NOC),它们毗连到所有FPGA的高速数据和存储器接口。它们就像叠加在FPGA互连这个都市街道系统上的空中高速公路群集一样,Speedster7t的NoC支持片上处置赏罚赏罚引擎之间所需的高带宽通讯。NoC中的每行或每列都可作为两个256位完成,单向的、行业尺度的AXI通道,使命频率为2Ghz,同时可为每个偏向供应512 Gbps的数据流量。

经由历程在Speedster中完成公用二维 NoC, 极年夜地简化了高速数据移动,并确保数据流可以轻松地定向到所有FPGA结构中的任何自界说处置赏罚赏罚引擎。最主要的是,NOC扫除传统FPGA应用可编程路由和逻辑查找表资源在所有FPGA中移动数据流中泛起的梗塞和性能瓶颈。这类高性能群集不只可以前进Speedster7t FPGA的总带宽容量,还可以在降低功耗的同时前进有用LUT容量。

针对安然性至上和硬件确保应用的安然防护功效

Speedster7t FPGA系列产物在面临第三方进击的威逼时,可用最早辈的比特流安然掩护功效应对,它们具有的多层进攻才干可掩护比特流的保密性和完全性。密钥是基于防修改物理弗成克隆手艺(PUF)阻拦加密,比特流由256位的AES-GCM加密算法阻拦加密和验证。为了防止来自旁侧信道的进击,比特流被分段,每个数据段应用伶仃导出的密钥,且解密硬件接纳差分功率剖析(DPA)计数器措施。 此外,2048位RSA公钥认证协定被用来激活解密和认证硬件。用户可以确信的是当他们加载其安然比特流时,它是预期的装备,这是由于它曾经由历程RSA公钥、AES-GCM私钥和CRC校验阻拦了身份验证。

履历证的、可向低资源ASIC转换的蹊径,用以知足年夜批量需求

Achronix是独逐一家既供应自力FPGA芯片又供应Speedcore嵌入式FPGA(eFPGA)半导体知识产权( IP)的公司。Achronix在Speedcore eFPGA IP中接纳了与Speedster7t FPGA中应用的统一种手艺,可支持从Speedster7t FPGA到ASIC的无缝转换。FPGA应用通常具有必须保持可编程性的功效,而其他结实功效则是公用于特定的系统应用。关于ASIC的转换而言,结实功效可以被固化进ASIC结构中,从而减小芯双方面积、资源和功耗。当应用Speedcore eFPGA IP将Speedster7t FPGA转换为ASIC时,客户有望节俭高达50%的功耗并降低90%的资源。

供货

Speedster7t FPGA器件的年夜小规模为从363K至2.6M 的6输入查找表(LUT)。支持所有Achronix产物的ACE设计工具现已可供应,可支持网罗Speedcore eFPGA和Speedchip FPGA多晶粒封装芯片(Chiplet)。
第一批用于评价的器件和开发板将于2019年第四时度供应。
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