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应用新型Virtex FPGA开发小型软件无线电平台SFF SDR

宣布时间:2010年09月17日 16:09    宣布者:techshare
要害词: FPGA , SDR , SFF , Virtex , 软件无线电
SFF SDR(小型软件界说无线电)开发平台是一种模块化的 RF/IF/基带平台(图 1 和图 2)。该平台展示了 Xilinx德州仪器 (Texas Instruments, TI) 的最新芯片产物和最新高等设计流程和软件架构。 这个平台还为手持装备开发职员供应了特定的要害功效,如实时功耗装备和监测。




图 1 – SFF SDR 开发平台的模块平台

此平台是德州仪器、Xilinx 和 Lyrtech 和浩荡主要软件工具供应商联络开发的效果。 此平台具有一个 Xilinx? Virtex?-4 器件,该器件的先进功效可为您开发高效的功耗优化设计助雪上加霜。

本文将议论辩说组合 DSP/FPGA 架构和设计的趋势及其在 SFF SDR 开发平台中体现的措施。 本文还将简介用混淆设计流程(关于 FPGA 应用基于模子的开发措施,关于片上系统的 DSP 应用 C/汇编语言)设计的质朴的家用无线电服务 (FRS) FM 调制措施和较严重年夜的 GSM 调制措施。

图 2 – SFF SDR 开发平台的框图与手艺

SFF SDR 开发平台

SFF SDR 开发平台供应从天线到基带处置赏罚赏罚的完全旌旗暗记链。 可以用这套系统为军事、公安和商业应用培植单协定或多协定无线电手持装备。 这套系统还可用作快速原型设计和测试平台。 另外,该平台为了与 The MathWorks 的 Simulink 基于模子的设计 (MBD) 工具一起应用而阻拦了集成,以是可以选择应用 C/HDL 或 MATLAB Simulink 快速测试看法验证设计和对架构阻拦资源和功耗优化。

与市场上其他 SDR 开发产物不合,SDR 开发平台是软硬件合营开发情形,可为多协定 SDR 装备供应全套构件,网罗 RF 前端模块、模数及数模数据转换模块和数字处置赏罚赏罚模块。 经由历程将基带、IF 和 RF 朋分红分立模块而非接纳单一混淆架构,便可以用替换己方或第三方模块的措施增强您的无线电开发才干,并阻拦资源和功耗优化。 这一无邪性相当主要,由于它使您有才干针对与日俱增的行业请求调剂自己的产物。

基带模块具有一个 Xilinx Virtex-4 SX35 FPGA 和一个 TI TMS320DM6446 芯片。 TI 芯片网罗一个 TMS320CC64x+ DSP 内核和一个 ARM9 通用处置赏罚赏罚器内核。 SDR 开发平台具有一个希奇的功耗丈量 API。 此 API 可丈量 FPGA、DSP 和 ARM 的加载并申报实时功耗数据。 这样,您便可以提取特定数据速率下的突发和峰值功耗等主要信息,从而准确地预计电池寿命。 您还可以快速预计不合系统装备的功耗影响。 例如,您可以考试考试在 FPGA 和 DSP 之间阻拦不合的系统功效分配,以取得最好的功耗/性能平衡。

FRS 和 GSM 应用示例

SFF SDR 开发平台网罗一个基本应用示例: 质朴的 FRS FM 波形。 图 3 所示示例完全接纳基于模子的措施设计,以便显示该平台的快速原型设计功效。 此应用还说清晰了了怎样在 DSP 和 FPGA 之间分配应用功效,而且说清晰了了将不合处置赏罚赏罚部门从 FPGA “转移”到 DSP(和相反历程)的效果。



( a) (b)
图 3 – 用“完全基于模子设计”的措施设计质朴的 FRS 波形。 图 3(a) 所示为 DSP 处置赏罚赏罚(Tx 端);图 3(b) 所示为 FPGA 处置赏罚赏罚(Rx 和 Tx 端)。

图 4 所示为应用 Simulink/Xilinx System Generator for DSP 中基于模子的措施完成的 GSM 物理层的 FPGA 部门。 此模子现实上是一个可推行的框图,其中一切旌旗暗记处置赏罚赏罚功效都可以经由历程联络 Simulink 旌旗暗记源、信道仿真、输入示波器和数据误码率剖析阻拦仿真和验证。

这一措施的优点是,一旦完成仿真,便可将模子综合到 FPGA 比特流中去用现实旌旗暗记推行。

我们先浅释开发历程,然后对异常详细的 DSP 相关完成和时序完成方面阻拦较深刻的探讨。

该 GSM 项目现在的目的器件是 Virtex-II 系列,用一个 Virtex-4 器件对异常的 System Generator 模块阻拦了重新综合和重新验证。 可见接纳基于模子的措施的最主要利益就是 便于器件重定向。



图 4 – GSM 物理层的 FPGA 模子

这类重定向的完成措施尚可经由历程第一关,然则,应用 Virtex-4 FPGA 中 DSP48 处置赏罚赏罚单元的更高等功效是为了优化设计,由于优化设计越多功耗就越小。 图 5 所示为模子的一个要害的高速部件——发送端 IF 混频器,其运转速率是 IF 搜集速率 (104 MHz)。 优化这一部门是降低功耗的要害。 这是经由历程“调剂”DSP48 微码(如图形用户界体面窗口中所示)完成的,该微码被编程为推行一个乘加指令。 这样,与 Virtex-II 器件相比,FPGA 资源就会低许多。 由于这一优化,用电量(用此平台的功耗丈量功效验证)也会低许多,Virtex-4 器件的所有功耗装备也会取得刷新。

图 5 还显示了 System Generator 此外一个令人异常感兴趣的优化功效——重准时功效。 这一强年夜功效使 System Generator 可以在整条流水线的适当职位拔出锁存器。 这一自动重新准时功效确切起到了简化作用,特殊是对直接数字剖析 (DDS) 功效等高速部门。

Virtex-4 架构和工具的应用使 GSM 物理层的完成年夜受裨益。 就 FPGA 的资源和功耗而言,我们用 SFF 的功耗丈量功效年夜年夜优化了完成历程。 一连功耗监测等其他功效将使您能够对运算历程当中的用电量阻拦表征,从而进一步完成处置赏罚赏罚优化。



图 5 – 应用微码自界说 DSP48 处置赏罚赏罚单元

结论

SFF SDR 开发平台为手持装备开发职员供应了异常无邪的平台。 此平台以 TI 和 Xilinx 等芯片供应商供应的高等处置赏罚赏罚器和 The MathWorks 等主要供应商供应的软件工具为依托,为手持装备开发职员供应了一个真实的“乐高模块箱”,在赓续加速、竞争强烈而又极有前途的无线装备市场中构建出先进的产物。
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