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例说FPGA连载43:DDR控制器集成与读写测试之DDR2引脚电平设置

宣布时间:2016年11月03日 17:11    宣布者:rousong1989
例说FPGA连载43DDR控制器集成与读写测试之DDR2引脚电平设置

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        DDR2的尺度IO电平不是我们接触最多的3.3V TTL,而是1.8V的“SSTL-18 Class I”尺度,那么这个电平尺度,在FPGA中若何设置?

        我们可以先点击Quartus II的菜单“Assignments à Pin Planner”,掀开Pin Planner如图4.18所示。这里可以做FPGA旌旗暗记和现实芯片die引脚的映照,网罗引脚的电平尺度、电流强度、片内曲折拉、偏斜率等等参数都可以在这里装备。这类无邪的引脚可装备性,着实也是FPGA可编程无邪性的一年夜体现。

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4.18 Pin Planner界面

在这个Pin Planner界面中,我们可以先看看“Top View – Wire Bond”这个视图。如图4.19所示,在芯片引脚视图的外侧,有8个小矩形框划分标示了IO BANK号,图中对应不合的色彩体现了不合的IO BANK

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4.18 引脚视图

        若是Top View – Wire Bond”没有泛起不合的IO BANK标示,那么我们可以在这个视图的空缺处点击右键,如图4.19所示,然后单击“Show I/O Banks”选项掀开。

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4.19 引脚视图的右键菜单

FPGA的电平尺度,通常是以IO BANK为单元阻拦划分的,关于一颗FPGA芯片,它通常会凭证现内情形,将一些就近的引脚划分在统一个IO BANK中,而且一颗FPGA芯片总会或多或少划分出几个IO BANK来。不合的IO BANK可以有不合的IO电平尺度,然则在统一个IO BANK内的引脚,它们的IO电平尺度一定是一样的。

        回到我们的应用中来,在我们的焦点板上,年夜都是的IO BANK的电平都是3.3V的,而DDR2引脚所应用的IO BANK则是1.8V。如图4.20所示,在原理图设计上,VCCIO电压1.8VBANK3BANK4BANK5,都毗连了DDR2的引脚。

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4.20 FPGA供电电路

        基于此,我们在FPGA外部的引脚电平尺度的设定上,我们也须要做照顾的设定。如图4.21所示,我们在“I/O Standard”一列中,对应DDR2引脚,选择它们的电平尺度为“SSTL-18 Class I”。

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4.21 DDR2引脚电平设置


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