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一種基于FPGA的SOC設計妄图

宣布時間:2015年11月13日 09:11    宣布者:designapp
要害詞: Actel , FPGA , SOC
  為增添在印制電路板(PCB)設計中的面積開支,簡介一種Flash結構的現 場可編程門陣列(FPGA)器件,進而簡介接納該器件搭建基于先進精簡指令集機械(ARM)的片上系統(SOC)電路的設計措施,該措施憑證高等微控制器總線架構(AMBA),設計ARM7處置賞罰器微系統及其外設電路,經由歷程用搭建的系統對片外存儲器阻拦擦寫,和經由歷程編寫軟硬件代碼定制切合ARM7焦點低速總線協定的用戶邏輯外設,驗證了系統的準確性,該系統可用于驗證SOC設計系統。
  近年來,SOC手艺取得了快速的生長,徐徐 成為微電子行業的主流。SOC稱為系統級芯片,是一個有公用目的的集成電路,能集成數字電路、硬件公用電路、存儲器、微處置賞罰器等多種異構模塊,完成多個严重年夜的應用功效,具有速率快、集成度高、功耗低、開發周期短等優點。
  隨著集成電路速率的加速和設計严重年夜性前進,新的手艺賡續被引進,國內外相繼睜開了SOC手艺及器件的研究,其中一個顯著的特點就是將SOC的可靠性和低資源與FPGA的無邪性等優勢團結起來,在業界中著名的FPGA芯片公司中,如Ahera公司的Cyclone V和A1Tia V系列引,Xilinx公司的Zynp系列,Actel公司的M7A3P1000,其都內嵌了ARM微處置賞罰器,在邏輯設計、片上系統中都有普遍的應用。
  本文選用Actel公司的FPGA器件,型號為M7A3P1000,接納該器件對SOC阻拦設計驗證。該器件接納Flash結構,相比于接納靜態隨機存儲器(SRAM)結構的Ahera和Xilinx公司的FPGA器件,其下載的法式模范模范在掉落落電后不損掉落,是以不需公用的裝備芯片,故在PCB設計中可降低設計的严重年夜度,增添面積的開支。此外,該器件所具有的的 加密功效,可有用的掩護知識產權。設計中,首先在該芯片中搭建基于ARM7的SOC系統,最后用兩種措施驗證該SOC系統的準確性:一是用該系統對片外存儲器阻拦擦寫操作;二是用該系統測試用戶定制邏輯外設。
  1 系統原理
  在SOC設計中,有數的架構都是以微處置賞罰器或數字旌旗燈號處置賞罰器(DSP)為中央,加上存儲器,外設等,再經由歷程片上總線把處置賞罰器和外設阻拦互連,本設計接納的FPGA型號為M7A3P1000芯片,因其內嵌一個基于AMBA總線架構、且完全兼容ARM7微處置賞罰器,故可以在異常低的功耗下安然、可靠地運轉。上述的AMBA總線架構,是ARM公司設計的一種高性能嵌入式系統總線的尺度,因其具有的高速率、低功耗等特點,故其在SOC設計中已被普遍接納,規范的基于AMBA架構的SOC焦點部門如圖1。
  由圖1中可看出,AMBA尺度中界說了兩種不合類型的總線:先進的高速總線(AHB)、先進的系統總線 (ASB)和先進的焦點總線(APB)。其中AHB適用于高性能和高時鐘頻率的系統模塊,主要用于高性能和高吞吐量裝備之間的毗連,如片上存儲器、DSP、直接存儲器造訪(OMA)、高速片外存儲器控制器(該部件用于毗連片外存儲器Flash和SRAM)等裝備;ASB和AHB屬統一功效類型總線,只不外AHB總線是ASB總線的升級版,增強了對性能、綜合實時序驗證的支持;APB總線主要用于毗連低速、低帶寬的焦點器件,如集成電路總線(IIC)接口、計數器(Timer),通用輸入輸入(GPIO)、通用異步收發器(UART)等。下文將以此架構,阻拦SOC設計。
  


  圖1 AMBA架構的SOC焦點部門
  2 系統設計
  2.1 SOC設計流程
  接納Aetel公司的Libero IDE 8.6集成開發情形,設計基于ARM7的SOC.SOC包羅硬件和軟件設計兩部門,在硬件設計中,浅易將系統經行分模塊設計,以后針對各模塊功效,逐一阻拦功效驗證,待各模塊功效準確后,憑證總線架構,組成要設計的目的系統,最后經由歷程軟硬件協同調試,證實系統功效的完全性。其SOC設計的主要流程如圖2。
  在圖2顯示的SOC設計流程中,若要設計一個模塊或系統,首先對其阻拦功效/需求剖析,上去針對虛線 框內的法式模范, 其中法式模范HDL-Editor,User-Testbeneh.ModelsimSimulator,可用于模塊的設計、功效仿真,若再增添法式模范Synthesis,Compile,Layout,Programming Genetation,可對所設計的模塊阻拦現實驗證,待各模塊功效驗證準確后,便可以憑證指定的互連結構組成系統,然后團結照應的軟件代碼,阻拦系統功效調試、驗證。
  


  圖2 SOC設計的主要流程
  2.2 SoC設計搭建
  本文接納在Libero IDE 8.6集成開發情形中內嵌的Coreconsole軟件8,搭建基于ARM7的SOC系統,搭建的系統如圖3所示。
  


  圖3 基于ARM7的SOC系統
  如圖3所示,在Coreeonsole情形中搭建的系統,包羅總線,微處置賞罰器,焦點器件,和驅動和頂層端口,其中1)CoreMP7:32/16位精簡指令集架構處置賞罰器、支持32位ARM指令和16位Thumb指令、三級流水線,32位即4G尋址規模等;2)CoreMP7Bridge:橋接器,毗連CoreMP7 和CoreAHB,它將CoreMP7處置賞罰器收回的旌旗燈號轉換成一個合適AHB總線毗連的旌旗燈號,且包羅一組團結測試行動小組(JTAG)旌旗燈號接口,JTAG接口用于下載法式模范模范和軟件調試。3)CoreAHBLite:先進的高速總線,浅易毗連DMA、DSP、SRAM等裝備。包羅16個AHB從器件節點,每個從器件順次占領256MB地址空間,在本設計中,片外的Flash和SRAM劃分毗連在節點0和節點1上。2.1部門中用到的片外Flash就是經由歷程外部存儲器接口毗連在節點0上,故其基地址是Ox00000000;4)CoreMemCtrl:外部存儲器控制器,用于毗連片上系統與外部存放器,如對片外Flash、SRAM阻拦讀寫造訪;5)CoreAHBtoAPB:橋接器。毗連CoreAHB和CoreAPB;6)CoreAPB:先進的焦點總線,浅易毗連UART、GPIO、IIC等外設。包羅16個APB從器件節點,每個從器件順次占領16MB地址空間,地址盤算公式是:物理地址=基地址+偏移地址。7)驅動和頂層端口包羅:16 MHz系統時鐘SYSCLK;系統低電平復位端口NSYSRESET,法式模范模范下載和調試端口JTAG,外部存儲器毗連端口ExtemalMomopyInterthce,串口通訊接口等,圖中底色為灰色的是浅易的輸入輸入(PIO)模塊,該模塊的設計和驗證將在3.2部門詳細詮釋。至此,文中簡介了基于AMBA總線架構的SOC中觸及到的時鐘、復位、總線、微處置賞罰器、外部存儲器及焦點輸入輸入端口,即最小系統框架,在圖3中清晰地一定了SOC系統的互連結構,完成了各模塊之間的通訊功效。
  3 現實驗證
  下面將對所搭建的SOC系統阻拦驗證,經由歷程對系統翻譯、編譯、綜合、分配管腳、天生下載文件,最后將下載文件燒寫到FPGA片中。為驗證該系統的準確性,本設計接納兩種措施對其阻拦測實驗證,詳細歷程見3.1和3.2部門。
  3.1 搭建的系統對片外Flash的擦寫操作
  本測試主若是在曾經搭建好的SOC系統的基础上,在外部存儲器控制器接口毗連外部存儲器Flash,經由歷程能否對Flash阻拦正常的擦寫操作來驗證系統的準確性,測試選用的片外Flash芯片型號Numonyx公司是28F640J3D,它是64M的16位只讀存儲器,分配的基地址是Ox00000000,由于該芯片16位形式的造訪特點,地址線0位拉低不予鏈接,其他地址線管腳順次毗連到頂層外部存放器控制器的地址端口。
  FS2是一款薈萃了年夜量指令和可用軟件、用以調試基于ARM的SOC系統內核的工具,應用該工具對片外Flash阻拦裝備和擦寫操作,來驗證系統的準確性。測試首先對片外Flash阻拦裝備,進而對指定存儲空間阻拦擦除操作,然后對該存儲空間阻拦寫操作,最后不雅不雅察此存儲空間中的數據,詳細歷程如圖4所示。
                               
                  在圖4中顯示的是FS2工具的用戶界面,設計中用到的八條指令,劃分是:1>、2>、3>……8>,其中指令1>、2>用來裝備片外Flash芯片;指令3>用來選擇將要擦寫的存儲空間,由圖中可知,本設計中要阻拦的讀寫操作 的存儲空間是Ox00000000-0x003FFFFF;指令4>用來對Flash指定的存儲空間阻拦擦除操作;指令5>用來把曾經準備好的二進制文件寫到上述存儲空間中,設計中應用的二進制文件名是QUICK.HEX;指令6>是用來顯示指定存儲空間中的內容,從圖中可看出,寫到存儲空間Ox00000000-0x0000003F的內容是18、FO、9F……、12、E3;指令7>推行對上述存儲空間寫入的數據的擦除操作;指令8>顯示上述存儲單元擦除后的內容。
  


  圖4 片外Flash的擦寫演示歷程
  經由歷程對上述歷程的剖析可知,所搭建的SOC系統可準確切現片外Flash的擦寫操作,進而說清晰了了該系統的準確性。
  3.2 搭建的系統對外設接口的讀寫操作
  本測試在遵守ARM7先進焦點總線APB的讀寫時序的條件下,定制用戶邏輯外設PIO,經由歷程該系統對PIO接口阻拦讀寫操作來進一步驗證設計的準確,驗證中的用到的APB總線的讀寫時序如圖5。
  


  圖5 APB總線的讀寫時序
  下面將主要遵守系統中先進的焦點總線APB的讀寫時序,首先接納硬件形貌語言和C代碼,定制八位的用戶邏輯外設PIO,然后將PIO的輸入端口接到開關Switch0一Switch7,輸入端口接到八個發光二極管Led0一Led7,經由歷程軟硬件調試,使八位開關的輸入電平顯示到八個發光二極管上,以此來進一步驗證設計中搭建的SOC系統的準確,針對上述歷程及請求,為了更直不雅不雅地展示驗證效果,制造了簡樸的實驗板,當開要害在高電尋常浅易,發光二極管變亮,否則,發光二極管不亮。其中定制用戶邏輯外設的主要法式模范以下:
  1)妄图元件的硬件功效;
  2)應用硬件形貌來形貌硬件邏輯;
  3)伶仃驗證元件的硬件功效;
  4)形貌存放器的C頭文件來為軟件界說硬件存放器映像;
  5)將元件集成到ARM7系統中,應用ARM7來測試存放器的造訪能否準確,并為該元件編寫軟件驅動;
  6)推行系統級的驗證等。
  圖6是在Aetel公司的調試軟件Sofleonsole和實驗板上的現實調試效果。
  


  圖6 調試效果
  由圖6顯示的調試效果可知,八位開關Switeh0-Switeh7的輸入劃分是11001011和11100101,這個和八個發光二極管Led0-Led7的輸入效果不合,由此進一步驗證了設計的準確性。
  4 阻拦語
  本文經由歷程對基于ARM7的SOC系統的設計,簡介了一種Flash結構的FPGA器件及其片上系統的設計措施,進而給出了兩種驗證該片上系統準確性的措施,經由歷程現實驗證,該系統不只能準確阻拦片外存儲器的擦寫,而且可以準確阻拦外設接口的讀寫的操作,由此驗證了設計的準確性。文中所搭建SOC系統,可以與切合ARM公司的AHB2.0協定的北斗基帶芯片無縫毗連,在北斗吸收機的設計、測試中有主要的參考價值。
                               
               
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zzxydedu118 揭曉于 2015-11-26 15:24:44
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